source: src/linux/universal/linux-4.4/arch/mips/lantiq/irq.c @ 31885

Last change on this file since 31885 was 31885, checked in by brainslayer, 5 weeks ago

update

File size: 11.8 KB
Line 
1/*
2 *  This program is free software; you can redistribute it and/or modify it
3 *  under the terms of the GNU General Public License version 2 as published
4 *  by the Free Software Foundation.
5 *
6 * Copyright (C) 2010 John Crispin <blogic@openwrt.org>
7 * Copyright (C) 2010 Thomas Langer <thomas.langer@lantiq.com>
8 */
9
10#include <linux/interrupt.h>
11#include <linux/ioport.h>
12#include <linux/sched.h>
13#include <linux/module.h>
14
15#include <asm/bootinfo.h>
16#include <asm/irq_cpu.h>
17
18#include <lantiq_soc.h>
19#include <irq.h>
20
21/* register definitions */
22#define LTQ_ICU_IM0_ISR         0x0000
23#define LTQ_ICU_IM0_IER         0x0008
24#define LTQ_ICU_IM0_IOSR        0x0010
25#define LTQ_ICU_IM0_IRSR        0x0018
26#define LTQ_ICU_IM0_IMR         0x0020
27#define LTQ_ICU_IM1_ISR         0x0028
28#define LTQ_ICU_OFFSET          (LTQ_ICU_IM1_ISR - LTQ_ICU_IM0_ISR)
29
30#define LTQ_EIU_EXIN_C          0x0000
31#define LTQ_EIU_EXIN_INIC       0x0004
32#define LTQ_EIU_EXIN_INEN       0x000C
33
34/* irq numbers used by the external interrupt unit (EIU) */
35#define LTQ_EIU_IR0             (INT_NUM_IM4_IRL0 + 30)
36#define LTQ_EIU_IR1             (INT_NUM_IM3_IRL0 + 31)
37#define LTQ_EIU_IR2             (INT_NUM_IM1_IRL0 + 26)
38#define LTQ_EIU_IR3             INT_NUM_IM1_IRL0
39#define LTQ_EIU_IR4             (INT_NUM_IM1_IRL0 + 1)
40#define LTQ_EIU_IR5             (INT_NUM_IM1_IRL0 + 2)
41#define LTQ_EIU_IR6             (INT_NUM_IM2_IRL0 + 30)
42
43#define MAX_EIU                 6
44
45/* the performance counter */
46#define LTQ_PERF_IRQ            (INT_NUM_IM4_IRL0 + 31)
47
48/* irqs generated by device attached to the EBU need to be acked in
49 * a special manner
50 */
51#define LTQ_ICU_EBU_IRQ         22
52
53#define ltq_icu_w32(m, x, y)    ltq_w32((x), ltq_icu_membase[m] + (y))
54#define ltq_icu_r32(m, x)       ltq_r32(ltq_icu_membase[m] + (x))
55
56#define ltq_eiu_w32(x, y)       ltq_w32((x), ltq_eiu_membase + (y))
57#define ltq_eiu_r32(x)          ltq_r32(ltq_eiu_membase + (x))
58
59/* our 2 ipi interrupts for VSMP */
60#define MIPS_CPU_IPI_RESCHED_IRQ        0
61#define MIPS_CPU_IPI_CALL_IRQ           1
62
63/* we have a cascade of 8 irqs */
64#define MIPS_CPU_IRQ_CASCADE            8
65
66#ifdef CONFIG_MIPS_MT_SMP
67int gic_present;
68#endif
69
70static int exin_avail;
71static struct resource ltq_eiu_irq[MAX_EIU];
72static void __iomem *ltq_icu_membase[MAX_IM];
73static void __iomem *ltq_eiu_membase;
74static struct irq_domain *ltq_domain;
75static int ltq_perfcount_irq;
76
77int ltq_eiu_get_irq(int exin)
78{
79        if (exin < exin_avail)
80                return ltq_eiu_irq[exin].start;
81        return -1;
82}
83
84void ltq_disable_irq(struct irq_data *d)
85{
86        u32 ier = LTQ_ICU_IM0_IER;
87        int offset = d->hwirq - MIPS_CPU_IRQ_CASCADE;
88        int im = offset / INT_NUM_IM_OFFSET;
89
90        offset %= INT_NUM_IM_OFFSET;
91        ltq_icu_w32(im, ltq_icu_r32(im, ier) & ~BIT(offset), ier);
92}
93
94void ltq_mask_and_ack_irq(struct irq_data *d)
95{
96        u32 ier = LTQ_ICU_IM0_IER;
97        u32 isr = LTQ_ICU_IM0_ISR;
98        int offset = d->hwirq - MIPS_CPU_IRQ_CASCADE;
99        int im = offset / INT_NUM_IM_OFFSET;
100
101        offset %= INT_NUM_IM_OFFSET;
102        ltq_icu_w32(im, ltq_icu_r32(im, ier) & ~BIT(offset), ier);
103        ltq_icu_w32(im, BIT(offset), isr);
104}
105
106static void ltq_ack_irq(struct irq_data *d)
107{
108        u32 isr = LTQ_ICU_IM0_ISR;
109        int offset = d->hwirq - MIPS_CPU_IRQ_CASCADE;
110        int im = offset / INT_NUM_IM_OFFSET;
111
112        offset %= INT_NUM_IM_OFFSET;
113        ltq_icu_w32(im, BIT(offset), isr);
114}
115
116void ltq_enable_irq(struct irq_data *d)
117{
118        u32 ier = LTQ_ICU_IM0_IER;
119        int offset = d->hwirq - MIPS_CPU_IRQ_CASCADE;
120        int im = offset / INT_NUM_IM_OFFSET;
121
122        offset %= INT_NUM_IM_OFFSET;
123        ltq_icu_w32(im, ltq_icu_r32(im, ier) | BIT(offset), ier);
124}
125
126static int ltq_eiu_settype(struct irq_data *d, unsigned int type)
127{
128        int i;
129
130        for (i = 0; i < MAX_EIU; i++) {
131                if (d->hwirq == ltq_eiu_irq[i].start) {
132                        int val = 0;
133                        int edge = 0;
134
135                        switch (type) {
136                        case IRQF_TRIGGER_NONE:
137                                break;
138                        case IRQF_TRIGGER_RISING:
139                                val = 1;
140                                edge = 1;
141                                break;
142                        case IRQF_TRIGGER_FALLING:
143                                val = 2;
144                                edge = 1;
145                                break;
146                        case IRQF_TRIGGER_RISING | IRQF_TRIGGER_FALLING:
147                                val = 3;
148                                edge = 1;
149                                break;
150                        case IRQF_TRIGGER_HIGH:
151                                val = 5;
152                                break;
153                        case IRQF_TRIGGER_LOW:
154                                val = 6;
155                                break;
156                        default:
157                                pr_err("invalid type %d for irq %ld\n",
158                                        type, d->hwirq);
159                                return -EINVAL;
160                        }
161
162                        if (edge)
163                                irq_set_handler(d->hwirq, handle_edge_irq);
164
165                        ltq_eiu_w32(ltq_eiu_r32(LTQ_EIU_EXIN_C) |
166                                (val << (i * 4)), LTQ_EIU_EXIN_C);
167                }
168        }
169
170        return 0;
171}
172
173static unsigned int ltq_startup_eiu_irq(struct irq_data *d)
174{
175        int i;
176
177        ltq_enable_irq(d);
178        for (i = 0; i < MAX_EIU; i++) {
179                if (d->irq == ltq_eiu_irq[i]) {
180                        /* low level - we should really handle set_type */
181                        ltq_eiu_w32(ltq_eiu_r32(LTQ_EIU_EXIN_C) |
182                                (0x6 << (i * 4)), LTQ_EIU_EXIN_C);
183                        /* clear all pending */
184                        ltq_eiu_w32(ltq_eiu_r32(LTQ_EIU_EXIN_INIC) & ~(1 << i),
185                                LTQ_EIU_EXIN_INIC);
186                        /* enable */
187                        ltq_eiu_w32(ltq_eiu_r32(LTQ_EIU_EXIN_INEN) | (1 << i),
188                                LTQ_EIU_EXIN_INEN);
189                        break;
190                }
191        }
192
193        return 0;
194}
195
196static void ltq_shutdown_eiu_irq(struct irq_data *d)
197{
198        int i;
199
200        ltq_disable_irq(d);
201        for (i = 0; i < MAX_EIU; i++) {
202                if (d->irq == ltq_eiu_irq[i]) {
203                        /* disable */
204                        ltq_eiu_w32(ltq_eiu_r32(LTQ_EIU_EXIN_INEN) & ~(1 << i),
205                                LTQ_EIU_EXIN_INEN);
206                        break;
207                }
208        }
209}
210
211static struct irq_chip ltq_irq_type = {
212        "icu",
213        .irq_enable = ltq_enable_irq,
214        .irq_disable = ltq_disable_irq,
215        .irq_unmask = ltq_enable_irq,
216        .irq_ack = ltq_ack_irq,
217        .irq_mask = ltq_disable_irq,
218        .irq_mask_ack = ltq_mask_and_ack_irq,
219};
220
221static struct irq_chip ltq_eiu_type = {
222        "eiu",
223        .irq_startup = ltq_startup_eiu_irq,
224        .irq_shutdown = ltq_shutdown_eiu_irq,
225        .irq_enable = ltq_enable_irq,
226        .irq_disable = ltq_disable_irq,
227        .irq_unmask = ltq_enable_irq,
228        .irq_ack = ltq_ack_irq,
229        .irq_mask = ltq_disable_irq,
230        .irq_mask_ack = ltq_mask_and_ack_irq,
231        .irq_set_type = ltq_eiu_settype,
232};
233
234static void ltq_hw_irqdispatch(int module)
235{
236        u32 irq;
237
238        irq = ltq_icu_r32(module, LTQ_ICU_IM0_IOSR);
239        if (irq == 0)
240                return;
241
242        /* silicon bug causes only the msb set to 1 to be valid. all
243         * other bits might be bogus
244         */
245        irq = __fls(irq);
246        do_IRQ((int)irq + INT_NUM_IM0_IRL0 + (INT_NUM_IM_OFFSET * module));
247
248        /* if this is a EBU irq, we need to ack it or get a deadlock */
249        if ((irq == LTQ_ICU_EBU_IRQ) && (module == 0) && LTQ_EBU_PCC_ISTAT)
250                ltq_ebu_w32(ltq_ebu_r32(LTQ_EBU_PCC_ISTAT) | 0x10,
251                        LTQ_EBU_PCC_ISTAT);
252}
253
254#define DEFINE_HWx_IRQDISPATCH(x)                                       \
255        static void ltq_hw ## x ## _irqdispatch(void)                   \
256        {                                                               \
257                ltq_hw_irqdispatch(x);                                  \
258        }
259DEFINE_HWx_IRQDISPATCH(0)
260DEFINE_HWx_IRQDISPATCH(1)
261DEFINE_HWx_IRQDISPATCH(2)
262DEFINE_HWx_IRQDISPATCH(3)
263DEFINE_HWx_IRQDISPATCH(4)
264
265#if MIPS_CPU_TIMER_IRQ == 7
266static void ltq_hw5_irqdispatch(void)
267{
268        do_IRQ(MIPS_CPU_TIMER_IRQ);
269}
270#else
271DEFINE_HWx_IRQDISPATCH(5)
272#endif
273
274#ifdef CONFIG_MIPS_MT_SMP
275void __init arch_init_ipiirq(int irq, struct irqaction *action)
276{
277        setup_irq(irq, action);
278        irq_set_handler(irq, handle_percpu_irq);
279}
280
281static void ltq_sw0_irqdispatch(void)
282{
283        do_IRQ(MIPS_CPU_IRQ_BASE + MIPS_CPU_IPI_RESCHED_IRQ);
284}
285
286static void ltq_sw1_irqdispatch(void)
287{
288        do_IRQ(MIPS_CPU_IRQ_BASE + MIPS_CPU_IPI_CALL_IRQ);
289}
290static irqreturn_t ipi_resched_interrupt(int irq, void *dev_id)
291{
292        scheduler_ipi();
293        return IRQ_HANDLED;
294}
295
296static irqreturn_t ipi_call_interrupt(int irq, void *dev_id)
297{
298        generic_smp_call_function_interrupt();
299        return IRQ_HANDLED;
300}
301
302static struct irqaction irq_resched = {
303        .handler        = ipi_resched_interrupt,
304        .flags          = IRQF_PERCPU,
305        .name           = "IPI_resched"
306};
307
308static struct irqaction irq_call = {
309        .handler        = ipi_call_interrupt,
310        .flags          = IRQF_PERCPU,
311        .name           = "IPI_call"
312};
313#endif
314
315asmlinkage void plat_irq_dispatch(void)
316{
317        unsigned int pending = read_c0_status() & read_c0_cause() & ST0_IM;
318        unsigned int i;
319
320        if ((MIPS_CPU_TIMER_IRQ == 7) && (pending & CAUSEF_IP7)) {
321                do_IRQ(MIPS_CPU_TIMER_IRQ);
322                goto out;
323        } else {
324                for (i = 0; i < MAX_IM; i++) {
325                        if (pending & (CAUSEF_IP2 << i)) {
326                                ltq_hw_irqdispatch(i);
327                                goto out;
328                        }
329                }
330        }
331        pr_alert("Spurious IRQ: CAUSE=0x%08x\n", read_c0_status());
332
333out:
334        return;
335}
336
337static int icu_map(struct irq_domain *d, unsigned int irq, irq_hw_number_t hw)
338{
339        struct irq_chip *chip = &ltq_irq_type;
340        int i;
341
342        if (hw < MIPS_CPU_IRQ_CASCADE)
343                return 0;
344
345        for (i = 0; i < exin_avail; i++)
346                if (hw == ltq_eiu_irq[i].start)
347                        chip = &ltq_eiu_type;
348
349        irq_set_chip_and_handler(hw, chip, handle_level_irq);
350
351        return 0;
352}
353
354static const struct irq_domain_ops irq_domain_ops = {
355        .xlate = irq_domain_xlate_onetwocell,
356        .map = icu_map,
357};
358
359static struct irqaction cascade = {
360        .handler = no_action,
361        .name = "cascade",
362};
363
364int __init icu_of_init(struct device_node *node, struct device_node *parent)
365{
366        struct device_node *eiu_node;
367        struct resource res;
368        int i, ret;
369
370        for (i = 0; i < MAX_IM; i++) {
371                if (of_address_to_resource(node, i, &res))
372                        panic("Failed to get icu memory range");
373
374                if (!request_mem_region(res.start, resource_size(&res),
375                                        res.name))
376                        pr_err("Failed to request icu memory");
377
378                ltq_icu_membase[i] = ioremap_nocache(res.start,
379                                        resource_size(&res));
380                if (!ltq_icu_membase[i])
381                        panic("Failed to remap icu memory");
382        }
383
384        /* turn off all irqs by default */
385        for (i = 0; i < MAX_IM; i++) {
386                /* make sure all irqs are turned off by default */
387                ltq_icu_w32(i, 0, LTQ_ICU_IM0_IER);
388                /* clear all possibly pending interrupts */
389                ltq_icu_w32(i, ~0, LTQ_ICU_IM0_ISR);
390        }
391
392        mips_cpu_irq_init();
393
394        for (i = 0; i < MAX_IM; i++)
395                setup_irq(i + 2, &cascade);
396
397        if (cpu_has_vint) {
398                pr_info("Setting up vectored interrupts\n");
399                set_vi_handler(2, ltq_hw0_irqdispatch);
400                set_vi_handler(3, ltq_hw1_irqdispatch);
401                set_vi_handler(4, ltq_hw2_irqdispatch);
402                set_vi_handler(5, ltq_hw3_irqdispatch);
403                set_vi_handler(6, ltq_hw4_irqdispatch);
404                set_vi_handler(7, ltq_hw5_irqdispatch);
405        }
406
407        for (i = INT_NUM_IRQ0;
408                i <= (INT_NUM_IRQ0 + (5 * INT_NUM_IM_OFFSET)); i++)
409                if (((i == LTQ_EIU_IR0) || (i == LTQ_EIU_IR1) ||
410                        (i == LTQ_EIU_IR2)) && LTQ_EIU_BASE_ADDR)
411                        irq_set_chip_and_handler(i, &ltq_eiu_type,
412                                handle_level_irq);
413                /* EIU3-5 only exist on ar9 and vr9 */
414                else if (((i == LTQ_EIU_IR3) || (i == LTQ_EIU_IR4) ||
415                        (i == LTQ_EIU_IR5)) && (ltq_is_ar9() || ltq_is_vr9()))
416                        irq_set_chip_and_handler(i, &ltq_eiu_type,
417                                handle_level_irq);
418                else
419                        irq_set_chip_and_handler(i, &ltq_irq_type,
420                                handle_level_irq);
421
422#if defined(CONFIG_MIPS_MT_SMP)
423        if (cpu_has_vint) {
424                pr_info("Setting up IPI vectored interrupts\n");
425                set_vi_handler(MIPS_CPU_IPI_RESCHED_IRQ, ltq_sw0_irqdispatch);
426                set_vi_handler(MIPS_CPU_IPI_CALL_IRQ, ltq_sw1_irqdispatch);
427        }
428        arch_init_ipiirq(MIPS_CPU_IRQ_BASE + MIPS_CPU_IPI_RESCHED_IRQ,
429                &irq_resched);
430        arch_init_ipiirq(MIPS_CPU_IRQ_BASE + MIPS_CPU_IPI_CALL_IRQ, &irq_call);
431#endif
432
433#ifndef CONFIG_MIPS_MT_SMP
434        set_c0_status(IE_IRQ0 | IE_IRQ1 | IE_IRQ2 |
435                IE_IRQ3 | IE_IRQ4 | IE_IRQ5);
436#else
437        set_c0_status(IE_SW0 | IE_SW1 | IE_IRQ0 | IE_IRQ1 |
438                IE_IRQ2 | IE_IRQ3 | IE_IRQ4 | IE_IRQ5);
439#endif
440
441        /* tell oprofile which irq to use */
442        ltq_perfcount_irq = irq_create_mapping(ltq_domain, LTQ_PERF_IRQ);
443
444        /*
445         * if the timer irq is not one of the mips irqs we need to
446         * create a mapping
447         */
448        if (MIPS_CPU_TIMER_IRQ != 7)
449                irq_create_mapping(ltq_domain, MIPS_CPU_TIMER_IRQ);
450
451        /* the external interrupts are optional and xway only */
452        eiu_node = of_find_compatible_node(NULL, NULL, "lantiq,eiu-xway");
453        if (eiu_node && !of_address_to_resource(eiu_node, 0, &res)) {
454                /* find out how many external irq sources we have */
455                exin_avail = of_irq_count(eiu_node);
456
457                if (exin_avail > MAX_EIU)
458                        exin_avail = MAX_EIU;
459
460                ret = of_irq_to_resource_table(eiu_node,
461                                                ltq_eiu_irq, exin_avail);
462                if (ret != exin_avail)
463                        panic("failed to load external irq resources");
464
465                if (!request_mem_region(res.start, resource_size(&res),
466                                                        res.name))
467                        pr_err("Failed to request eiu memory");
468
469                ltq_eiu_membase = ioremap_nocache(res.start,
470                                                        resource_size(&res));
471                if (!ltq_eiu_membase)
472                        panic("Failed to remap eiu memory");
473        }
474
475        return 0;
476}
477
478int get_c0_perfcount_int(void)
479{
480        return ltq_perfcount_irq;
481}
482EXPORT_SYMBOL_GPL(get_c0_perfcount_int);
483
484unsigned int get_c0_compare_int(void)
485{
486        return MIPS_CPU_TIMER_IRQ;
487}
488
489static struct of_device_id __initdata of_irq_ids[] = {
490        { .compatible = "lantiq,icu", .data = icu_of_init },
491        {},
492};
493
494void __init arch_init_irq(void)
495{
496        of_irq_init(of_irq_ids);
497}
Note: See TracBrowser for help on using the repository browser.