source: src/linux/universal/linux-4.4/arch/x86/kernel/cpu/perf_event_intel_lbr.c @ 31885

Last change on this file since 31885 was 31885, checked in by brainslayer, 6 weeks ago

update

File size: 25.8 KB
Line 
1#include <linux/perf_event.h>
2#include <linux/types.h>
3
4#include <asm/perf_event.h>
5#include <asm/msr.h>
6#include <asm/insn.h>
7
8#include "perf_event.h"
9
10enum {
11        LBR_FORMAT_32           = 0x00,
12        LBR_FORMAT_LIP          = 0x01,
13        LBR_FORMAT_EIP          = 0x02,
14        LBR_FORMAT_EIP_FLAGS    = 0x03,
15        LBR_FORMAT_EIP_FLAGS2   = 0x04,
16        LBR_FORMAT_INFO         = 0x05,
17        LBR_FORMAT_MAX_KNOWN    = LBR_FORMAT_INFO,
18};
19
20static enum {
21        LBR_EIP_FLAGS           = 1,
22        LBR_TSX                 = 2,
23} lbr_desc[LBR_FORMAT_MAX_KNOWN + 1] = {
24        [LBR_FORMAT_EIP_FLAGS]  = LBR_EIP_FLAGS,
25        [LBR_FORMAT_EIP_FLAGS2] = LBR_EIP_FLAGS | LBR_TSX,
26};
27
28/*
29 * Intel LBR_SELECT bits
30 * Intel Vol3a, April 2011, Section 16.7 Table 16-10
31 *
32 * Hardware branch filter (not available on all CPUs)
33 */
34#define LBR_KERNEL_BIT          0 /* do not capture at ring0 */
35#define LBR_USER_BIT            1 /* do not capture at ring > 0 */
36#define LBR_JCC_BIT             2 /* do not capture conditional branches */
37#define LBR_REL_CALL_BIT        3 /* do not capture relative calls */
38#define LBR_IND_CALL_BIT        4 /* do not capture indirect calls */
39#define LBR_RETURN_BIT          5 /* do not capture near returns */
40#define LBR_IND_JMP_BIT         6 /* do not capture indirect jumps */
41#define LBR_REL_JMP_BIT         7 /* do not capture relative jumps */
42#define LBR_FAR_BIT             8 /* do not capture far branches */
43#define LBR_CALL_STACK_BIT      9 /* enable call stack */
44
45#define LBR_KERNEL      (1 << LBR_KERNEL_BIT)
46#define LBR_USER        (1 << LBR_USER_BIT)
47#define LBR_JCC         (1 << LBR_JCC_BIT)
48#define LBR_REL_CALL    (1 << LBR_REL_CALL_BIT)
49#define LBR_IND_CALL    (1 << LBR_IND_CALL_BIT)
50#define LBR_RETURN      (1 << LBR_RETURN_BIT)
51#define LBR_REL_JMP     (1 << LBR_REL_JMP_BIT)
52#define LBR_IND_JMP     (1 << LBR_IND_JMP_BIT)
53#define LBR_FAR         (1 << LBR_FAR_BIT)
54#define LBR_CALL_STACK  (1 << LBR_CALL_STACK_BIT)
55
56#define LBR_PLM (LBR_KERNEL | LBR_USER)
57
58#define LBR_SEL_MASK    0x1ff   /* valid bits in LBR_SELECT */
59#define LBR_NOT_SUPP    -1      /* LBR filter not supported */
60#define LBR_IGN         0       /* ignored */
61
62#define LBR_ANY          \
63        (LBR_JCC        |\
64         LBR_REL_CALL   |\
65         LBR_IND_CALL   |\
66         LBR_RETURN     |\
67         LBR_REL_JMP    |\
68         LBR_IND_JMP    |\
69         LBR_FAR)
70
71#define LBR_FROM_FLAG_MISPRED  (1ULL << 63)
72#define LBR_FROM_FLAG_IN_TX    (1ULL << 62)
73#define LBR_FROM_FLAG_ABORT    (1ULL << 61)
74
75/*
76 * x86control flow change classification
77 * x86control flow changes include branches, interrupts, traps, faults
78 */
79enum {
80        X86_BR_NONE             = 0,      /* unknown */
81
82        X86_BR_USER             = 1 << 0, /* branch target is user */
83        X86_BR_KERNEL           = 1 << 1, /* branch target is kernel */
84
85        X86_BR_CALL             = 1 << 2, /* call */
86        X86_BR_RET              = 1 << 3, /* return */
87        X86_BR_SYSCALL          = 1 << 4, /* syscall */
88        X86_BR_SYSRET           = 1 << 5, /* syscall return */
89        X86_BR_INT              = 1 << 6, /* sw interrupt */
90        X86_BR_IRET             = 1 << 7, /* return from interrupt */
91        X86_BR_JCC              = 1 << 8, /* conditional */
92        X86_BR_JMP              = 1 << 9, /* jump */
93        X86_BR_IRQ              = 1 << 10,/* hw interrupt or trap or fault */
94        X86_BR_IND_CALL         = 1 << 11,/* indirect calls */
95        X86_BR_ABORT            = 1 << 12,/* transaction abort */
96        X86_BR_IN_TX            = 1 << 13,/* in transaction */
97        X86_BR_NO_TX            = 1 << 14,/* not in transaction */
98        X86_BR_ZERO_CALL        = 1 << 15,/* zero length call */
99        X86_BR_CALL_STACK       = 1 << 16,/* call stack */
100        X86_BR_IND_JMP          = 1 << 17,/* indirect jump */
101};
102
103#define X86_BR_PLM (X86_BR_USER | X86_BR_KERNEL)
104#define X86_BR_ANYTX (X86_BR_NO_TX | X86_BR_IN_TX)
105
106#define X86_BR_ANY       \
107        (X86_BR_CALL    |\
108         X86_BR_RET     |\
109         X86_BR_SYSCALL |\
110         X86_BR_SYSRET  |\
111         X86_BR_INT     |\
112         X86_BR_IRET    |\
113         X86_BR_JCC     |\
114         X86_BR_JMP      |\
115         X86_BR_IRQ      |\
116         X86_BR_ABORT    |\
117         X86_BR_IND_CALL |\
118         X86_BR_IND_JMP  |\
119         X86_BR_ZERO_CALL)
120
121#define X86_BR_ALL (X86_BR_PLM | X86_BR_ANY)
122
123#define X86_BR_ANY_CALL          \
124        (X86_BR_CALL            |\
125         X86_BR_IND_CALL        |\
126         X86_BR_ZERO_CALL       |\
127         X86_BR_SYSCALL         |\
128         X86_BR_IRQ             |\
129         X86_BR_INT)
130
131static void intel_pmu_lbr_filter(struct cpu_hw_events *cpuc);
132
133/*
134 * We only support LBR implementations that have FREEZE_LBRS_ON_PMI
135 * otherwise it becomes near impossible to get a reliable stack.
136 */
137
138static void __intel_pmu_lbr_enable(bool pmi)
139{
140        struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
141        u64 debugctl, lbr_select = 0, orig_debugctl;
142
143        /*
144         * No need to unfreeze manually, as v4 can do that as part
145         * of the GLOBAL_STATUS ack.
146         */
147        if (pmi && x86_pmu.version >= 4)
148                return;
149
150        /*
151         * No need to reprogram LBR_SELECT in a PMI, as it
152         * did not change.
153         */
154        if (cpuc->lbr_sel)
155                lbr_select = cpuc->lbr_sel->config;
156        if (!pmi)
157                wrmsrl(MSR_LBR_SELECT, lbr_select);
158
159        rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
160        orig_debugctl = debugctl;
161        debugctl |= DEBUGCTLMSR_LBR;
162        /*
163         * LBR callstack does not work well with FREEZE_LBRS_ON_PMI.
164         * If FREEZE_LBRS_ON_PMI is set, PMI near call/return instructions
165         * may cause superfluous increase/decrease of LBR_TOS.
166         */
167        if (!(lbr_select & LBR_CALL_STACK))
168                debugctl |= DEBUGCTLMSR_FREEZE_LBRS_ON_PMI;
169        if (orig_debugctl != debugctl)
170                wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
171}
172
173static void __intel_pmu_lbr_disable(void)
174{
175        u64 debugctl;
176
177        rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
178        debugctl &= ~(DEBUGCTLMSR_LBR | DEBUGCTLMSR_FREEZE_LBRS_ON_PMI);
179        wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctl);
180}
181
182static void intel_pmu_lbr_reset_32(void)
183{
184        int i;
185
186        for (i = 0; i < x86_pmu.lbr_nr; i++)
187                wrmsrl(x86_pmu.lbr_from + i, 0);
188}
189
190static void intel_pmu_lbr_reset_64(void)
191{
192        int i;
193
194        for (i = 0; i < x86_pmu.lbr_nr; i++) {
195                wrmsrl(x86_pmu.lbr_from + i, 0);
196                wrmsrl(x86_pmu.lbr_to   + i, 0);
197                if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
198                        wrmsrl(MSR_LBR_INFO_0 + i, 0);
199        }
200}
201
202void intel_pmu_lbr_reset(void)
203{
204        if (!x86_pmu.lbr_nr)
205                return;
206
207        if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_32)
208                intel_pmu_lbr_reset_32();
209        else
210                intel_pmu_lbr_reset_64();
211}
212
213/*
214 * TOS = most recently recorded branch
215 */
216static inline u64 intel_pmu_lbr_tos(void)
217{
218        u64 tos;
219
220        rdmsrl(x86_pmu.lbr_tos, tos);
221        return tos;
222}
223
224enum {
225        LBR_NONE,
226        LBR_VALID,
227};
228
229static void __intel_pmu_lbr_restore(struct x86_perf_task_context *task_ctx)
230{
231        int i;
232        unsigned lbr_idx, mask;
233        u64 tos;
234
235        if (task_ctx->lbr_callstack_users == 0 ||
236            task_ctx->lbr_stack_state == LBR_NONE) {
237                intel_pmu_lbr_reset();
238                return;
239        }
240
241        mask = x86_pmu.lbr_nr - 1;
242        tos = task_ctx->tos;
243        for (i = 0; i < tos; i++) {
244                lbr_idx = (tos - i) & mask;
245                wrmsrl(x86_pmu.lbr_from + lbr_idx, task_ctx->lbr_from[i]);
246                wrmsrl(x86_pmu.lbr_to + lbr_idx, task_ctx->lbr_to[i]);
247                if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
248                        wrmsrl(MSR_LBR_INFO_0 + lbr_idx, task_ctx->lbr_info[i]);
249        }
250        wrmsrl(x86_pmu.lbr_tos, tos);
251        task_ctx->lbr_stack_state = LBR_NONE;
252}
253
254static void __intel_pmu_lbr_save(struct x86_perf_task_context *task_ctx)
255{
256        int i;
257        unsigned lbr_idx, mask;
258        u64 tos;
259
260        if (task_ctx->lbr_callstack_users == 0) {
261                task_ctx->lbr_stack_state = LBR_NONE;
262                return;
263        }
264
265        mask = x86_pmu.lbr_nr - 1;
266        tos = intel_pmu_lbr_tos();
267        for (i = 0; i < tos; i++) {
268                lbr_idx = (tos - i) & mask;
269                rdmsrl(x86_pmu.lbr_from + lbr_idx, task_ctx->lbr_from[i]);
270                rdmsrl(x86_pmu.lbr_to + lbr_idx, task_ctx->lbr_to[i]);
271                if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_INFO)
272                        rdmsrl(MSR_LBR_INFO_0 + lbr_idx, task_ctx->lbr_info[i]);
273        }
274        task_ctx->tos = tos;
275        task_ctx->lbr_stack_state = LBR_VALID;
276}
277
278void intel_pmu_lbr_sched_task(struct perf_event_context *ctx, bool sched_in)
279{
280        struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
281        struct x86_perf_task_context *task_ctx;
282
283        /*
284         * If LBR callstack feature is enabled and the stack was saved when
285         * the task was scheduled out, restore the stack. Otherwise flush
286         * the LBR stack.
287         */
288        task_ctx = ctx ? ctx->task_ctx_data : NULL;
289        if (task_ctx) {
290                if (sched_in) {
291                        __intel_pmu_lbr_restore(task_ctx);
292                        cpuc->lbr_context = ctx;
293                } else {
294                        __intel_pmu_lbr_save(task_ctx);
295                }
296                return;
297        }
298
299        /*
300         * When sampling the branck stack in system-wide, it may be
301         * necessary to flush the stack on context switch. This happens
302         * when the branch stack does not tag its entries with the pid
303         * of the current task. Otherwise it becomes impossible to
304         * associate a branch entry with a task. This ambiguity is more
305         * likely to appear when the branch stack supports priv level
306         * filtering and the user sets it to monitor only at the user
307         * level (which could be a useful measurement in system-wide
308         * mode). In that case, the risk is high of having a branch
309         * stack with branch from multiple tasks.
310         */
311        if (sched_in) {
312                intel_pmu_lbr_reset();
313                cpuc->lbr_context = ctx;
314        }
315}
316
317static inline bool branch_user_callstack(unsigned br_sel)
318{
319        return (br_sel & X86_BR_USER) && (br_sel & X86_BR_CALL_STACK);
320}
321
322void intel_pmu_lbr_enable(struct perf_event *event)
323{
324        struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
325        struct x86_perf_task_context *task_ctx;
326
327        if (!x86_pmu.lbr_nr)
328                return;
329
330        /*
331         * Reset the LBR stack if we changed task context to
332         * avoid data leaks.
333         */
334        if (event->ctx->task && cpuc->lbr_context != event->ctx) {
335                intel_pmu_lbr_reset();
336                cpuc->lbr_context = event->ctx;
337        }
338        cpuc->br_sel = event->hw.branch_reg.reg;
339
340        if (branch_user_callstack(cpuc->br_sel) && event->ctx &&
341                                        event->ctx->task_ctx_data) {
342                task_ctx = event->ctx->task_ctx_data;
343                task_ctx->lbr_callstack_users++;
344        }
345
346        cpuc->lbr_users++;
347        perf_sched_cb_inc(event->ctx->pmu);
348}
349
350void intel_pmu_lbr_disable(struct perf_event *event)
351{
352        struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
353        struct x86_perf_task_context *task_ctx;
354
355        if (!x86_pmu.lbr_nr)
356                return;
357
358        if (branch_user_callstack(cpuc->br_sel) && event->ctx &&
359                                        event->ctx->task_ctx_data) {
360                task_ctx = event->ctx->task_ctx_data;
361                task_ctx->lbr_callstack_users--;
362        }
363
364        cpuc->lbr_users--;
365        WARN_ON_ONCE(cpuc->lbr_users < 0);
366        perf_sched_cb_dec(event->ctx->pmu);
367
368        if (cpuc->enabled && !cpuc->lbr_users) {
369                __intel_pmu_lbr_disable();
370                /* avoid stale pointer */
371                cpuc->lbr_context = NULL;
372        }
373}
374
375void intel_pmu_lbr_enable_all(bool pmi)
376{
377        struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
378
379        if (cpuc->lbr_users)
380                __intel_pmu_lbr_enable(pmi);
381}
382
383void intel_pmu_lbr_disable_all(void)
384{
385        struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
386
387        if (cpuc->lbr_users)
388                __intel_pmu_lbr_disable();
389}
390
391static void intel_pmu_lbr_read_32(struct cpu_hw_events *cpuc)
392{
393        unsigned long mask = x86_pmu.lbr_nr - 1;
394        u64 tos = intel_pmu_lbr_tos();
395        int i;
396
397        for (i = 0; i < x86_pmu.lbr_nr; i++) {
398                unsigned long lbr_idx = (tos - i) & mask;
399                union {
400                        struct {
401                                u32 from;
402                                u32 to;
403                        };
404                        u64     lbr;
405                } msr_lastbranch;
406
407                rdmsrl(x86_pmu.lbr_from + lbr_idx, msr_lastbranch.lbr);
408
409                cpuc->lbr_entries[i].from       = msr_lastbranch.from;
410                cpuc->lbr_entries[i].to         = msr_lastbranch.to;
411                cpuc->lbr_entries[i].mispred    = 0;
412                cpuc->lbr_entries[i].predicted  = 0;
413                cpuc->lbr_entries[i].in_tx      = 0;
414                cpuc->lbr_entries[i].abort      = 0;
415                cpuc->lbr_entries[i].cycles     = 0;
416                cpuc->lbr_entries[i].reserved   = 0;
417        }
418        cpuc->lbr_stack.nr = i;
419}
420
421/*
422 * Due to lack of segmentation in Linux the effective address (offset)
423 * is the same as the linear address, allowing us to merge the LIP and EIP
424 * LBR formats.
425 */
426static void intel_pmu_lbr_read_64(struct cpu_hw_events *cpuc)
427{
428        unsigned long mask = x86_pmu.lbr_nr - 1;
429        int lbr_format = x86_pmu.intel_cap.lbr_format;
430        u64 tos = intel_pmu_lbr_tos();
431        int i;
432        int out = 0;
433        int num = x86_pmu.lbr_nr;
434
435        if (cpuc->lbr_sel->config & LBR_CALL_STACK)
436                num = tos;
437
438        for (i = 0; i < num; i++) {
439                unsigned long lbr_idx = (tos - i) & mask;
440                u64 from, to, mis = 0, pred = 0, in_tx = 0, abort = 0;
441                int skip = 0;
442                u16 cycles = 0;
443                int lbr_flags = lbr_desc[lbr_format];
444
445                rdmsrl(x86_pmu.lbr_from + lbr_idx, from);
446                rdmsrl(x86_pmu.lbr_to   + lbr_idx, to);
447
448                if (lbr_format == LBR_FORMAT_INFO) {
449                        u64 info;
450
451                        rdmsrl(MSR_LBR_INFO_0 + lbr_idx, info);
452                        mis = !!(info & LBR_INFO_MISPRED);
453                        pred = !mis;
454                        in_tx = !!(info & LBR_INFO_IN_TX);
455                        abort = !!(info & LBR_INFO_ABORT);
456                        cycles = (info & LBR_INFO_CYCLES);
457                }
458                if (lbr_flags & LBR_EIP_FLAGS) {
459                        mis = !!(from & LBR_FROM_FLAG_MISPRED);
460                        pred = !mis;
461                        skip = 1;
462                }
463                if (lbr_flags & LBR_TSX) {
464                        in_tx = !!(from & LBR_FROM_FLAG_IN_TX);
465                        abort = !!(from & LBR_FROM_FLAG_ABORT);
466                        skip = 3;
467                }
468                from = (u64)((((s64)from) << skip) >> skip);
469
470                /*
471                 * Some CPUs report duplicated abort records,
472                 * with the second entry not having an abort bit set.
473                 * Skip them here. This loop runs backwards,
474                 * so we need to undo the previous record.
475                 * If the abort just happened outside the window
476                 * the extra entry cannot be removed.
477                 */
478                if (abort && x86_pmu.lbr_double_abort && out > 0)
479                        out--;
480
481                cpuc->lbr_entries[out].from      = from;
482                cpuc->lbr_entries[out].to        = to;
483                cpuc->lbr_entries[out].mispred   = mis;
484                cpuc->lbr_entries[out].predicted = pred;
485                cpuc->lbr_entries[out].in_tx     = in_tx;
486                cpuc->lbr_entries[out].abort     = abort;
487                cpuc->lbr_entries[out].cycles    = cycles;
488                cpuc->lbr_entries[out].reserved  = 0;
489                out++;
490        }
491        cpuc->lbr_stack.nr = out;
492}
493
494void intel_pmu_lbr_read(void)
495{
496        struct cpu_hw_events *cpuc = this_cpu_ptr(&cpu_hw_events);
497
498        if (!cpuc->lbr_users)
499                return;
500
501        if (x86_pmu.intel_cap.lbr_format == LBR_FORMAT_32)
502                intel_pmu_lbr_read_32(cpuc);
503        else
504                intel_pmu_lbr_read_64(cpuc);
505
506        intel_pmu_lbr_filter(cpuc);
507}
508
509/*
510 * SW filter is used:
511 * - in case there is no HW filter
512 * - in case the HW filter has errata or limitations
513 */
514static int intel_pmu_setup_sw_lbr_filter(struct perf_event *event)
515{
516        u64 br_type = event->attr.branch_sample_type;
517        int mask = 0;
518
519        if (br_type & PERF_SAMPLE_BRANCH_USER)
520                mask |= X86_BR_USER;
521
522        if (br_type & PERF_SAMPLE_BRANCH_KERNEL)
523                mask |= X86_BR_KERNEL;
524
525        /* we ignore BRANCH_HV here */
526
527        if (br_type & PERF_SAMPLE_BRANCH_ANY)
528                mask |= X86_BR_ANY;
529
530        if (br_type & PERF_SAMPLE_BRANCH_ANY_CALL)
531                mask |= X86_BR_ANY_CALL;
532
533        if (br_type & PERF_SAMPLE_BRANCH_ANY_RETURN)
534                mask |= X86_BR_RET | X86_BR_IRET | X86_BR_SYSRET;
535
536        if (br_type & PERF_SAMPLE_BRANCH_IND_CALL)
537                mask |= X86_BR_IND_CALL;
538
539        if (br_type & PERF_SAMPLE_BRANCH_ABORT_TX)
540                mask |= X86_BR_ABORT;
541
542        if (br_type & PERF_SAMPLE_BRANCH_IN_TX)
543                mask |= X86_BR_IN_TX;
544
545        if (br_type & PERF_SAMPLE_BRANCH_NO_TX)
546                mask |= X86_BR_NO_TX;
547
548        if (br_type & PERF_SAMPLE_BRANCH_COND)
549                mask |= X86_BR_JCC;
550
551        if (br_type & PERF_SAMPLE_BRANCH_CALL_STACK) {
552                if (!x86_pmu_has_lbr_callstack())
553                        return -EOPNOTSUPP;
554                if (mask & ~(X86_BR_USER | X86_BR_KERNEL))
555                        return -EINVAL;
556                mask |= X86_BR_CALL | X86_BR_IND_CALL | X86_BR_RET |
557                        X86_BR_CALL_STACK;
558        }
559
560        if (br_type & PERF_SAMPLE_BRANCH_IND_JUMP)
561                mask |= X86_BR_IND_JMP;
562
563        if (br_type & PERF_SAMPLE_BRANCH_CALL)
564                mask |= X86_BR_CALL | X86_BR_ZERO_CALL;
565        /*
566         * stash actual user request into reg, it may
567         * be used by fixup code for some CPU
568         */
569        event->hw.branch_reg.reg = mask;
570        return 0;
571}
572
573/*
574 * setup the HW LBR filter
575 * Used only when available, may not be enough to disambiguate
576 * all branches, may need the help of the SW filter
577 */
578static int intel_pmu_setup_hw_lbr_filter(struct perf_event *event)
579{
580        struct hw_perf_event_extra *reg;
581        u64 br_type = event->attr.branch_sample_type;
582        u64 mask = 0, v;
583        int i;
584
585        for (i = 0; i < PERF_SAMPLE_BRANCH_MAX_SHIFT; i++) {
586                if (!(br_type & (1ULL << i)))
587                        continue;
588
589                v = x86_pmu.lbr_sel_map[i];
590                if (v == LBR_NOT_SUPP)
591                        return -EOPNOTSUPP;
592
593                if (v != LBR_IGN)
594                        mask |= v;
595        }
596        reg = &event->hw.branch_reg;
597        reg->idx = EXTRA_REG_LBR;
598
599        /*
600         * The first 9 bits (LBR_SEL_MASK) in LBR_SELECT operate
601         * in suppress mode. So LBR_SELECT should be set to
602         * (~mask & LBR_SEL_MASK) | (mask & ~LBR_SEL_MASK)
603         */
604        reg->config = mask ^ x86_pmu.lbr_sel_mask;
605
606        return 0;
607}
608
609int intel_pmu_setup_lbr_filter(struct perf_event *event)
610{
611        int ret = 0;
612
613        /*
614         * no LBR on this PMU
615         */
616        if (!x86_pmu.lbr_nr)
617                return -EOPNOTSUPP;
618
619        /*
620         * setup SW LBR filter
621         */
622        ret = intel_pmu_setup_sw_lbr_filter(event);
623        if (ret)
624                return ret;
625
626        /*
627         * setup HW LBR filter, if any
628         */
629        if (x86_pmu.lbr_sel_map)
630                ret = intel_pmu_setup_hw_lbr_filter(event);
631
632        return ret;
633}
634
635/*
636 * return the type of control flow change at address "from"
637 * intruction is not necessarily a branch (in case of interrupt).
638 *
639 * The branch type returned also includes the priv level of the
640 * target of the control flow change (X86_BR_USER, X86_BR_KERNEL).
641 *
642 * If a branch type is unknown OR the instruction cannot be
643 * decoded (e.g., text page not present), then X86_BR_NONE is
644 * returned.
645 */
646static int branch_type(unsigned long from, unsigned long to, int abort)
647{
648        struct insn insn;
649        void *addr;
650        int bytes_read, bytes_left;
651        int ret = X86_BR_NONE;
652        int ext, to_plm, from_plm;
653        u8 buf[MAX_INSN_SIZE];
654        int is64 = 0;
655
656        to_plm = kernel_ip(to) ? X86_BR_KERNEL : X86_BR_USER;
657        from_plm = kernel_ip(from) ? X86_BR_KERNEL : X86_BR_USER;
658
659        /*
660         * maybe zero if lbr did not fill up after a reset by the time
661         * we get a PMU interrupt
662         */
663        if (from == 0 || to == 0)
664                return X86_BR_NONE;
665
666        if (abort)
667                return X86_BR_ABORT | to_plm;
668
669        if (from_plm == X86_BR_USER) {
670                /*
671                 * can happen if measuring at the user level only
672                 * and we interrupt in a kernel thread, e.g., idle.
673                 */
674                if (!current->mm)
675                        return X86_BR_NONE;
676
677                /* may fail if text not present */
678                bytes_left = copy_from_user_nmi(buf, (void __user *)from,
679                                                MAX_INSN_SIZE);
680                bytes_read = MAX_INSN_SIZE - bytes_left;
681                if (!bytes_read)
682                        return X86_BR_NONE;
683
684                addr = buf;
685        } else {
686                /*
687                 * The LBR logs any address in the IP, even if the IP just
688                 * faulted. This means userspace can control the from address.
689                 * Ensure we don't blindy read any address by validating it is
690                 * a known text address.
691                 */
692                if (kernel_text_address(from)) {
693                        addr = (void *)from;
694                        /*
695                         * Assume we can get the maximum possible size
696                         * when grabbing kernel data.  This is not
697                         * _strictly_ true since we could possibly be
698                         * executing up next to a memory hole, but
699                         * it is very unlikely to be a problem.
700                         */
701                        bytes_read = MAX_INSN_SIZE;
702                } else {
703                        return X86_BR_NONE;
704                }
705        }
706
707        /*
708         * decoder needs to know the ABI especially
709         * on 64-bit systems running 32-bit apps
710         */
711#ifdef CONFIG_X86_64
712        is64 = kernel_ip((unsigned long)addr) || !test_thread_flag(TIF_IA32);
713#endif
714        insn_init(&insn, addr, bytes_read, is64);
715        insn_get_opcode(&insn);
716        if (!insn.opcode.got)
717                return X86_BR_ABORT;
718
719        switch (insn.opcode.bytes[0]) {
720        case 0xf:
721                switch (insn.opcode.bytes[1]) {
722                case 0x05: /* syscall */
723                case 0x34: /* sysenter */
724                        ret = X86_BR_SYSCALL;
725                        break;
726                case 0x07: /* sysret */
727                case 0x35: /* sysexit */
728                        ret = X86_BR_SYSRET;
729                        break;
730                case 0x80 ... 0x8f: /* conditional */
731                        ret = X86_BR_JCC;
732                        break;
733                default:
734                        ret = X86_BR_NONE;
735                }
736                break;
737        case 0x70 ... 0x7f: /* conditional */
738                ret = X86_BR_JCC;
739                break;
740        case 0xc2: /* near ret */
741        case 0xc3: /* near ret */
742        case 0xca: /* far ret */
743        case 0xcb: /* far ret */
744                ret = X86_BR_RET;
745                break;
746        case 0xcf: /* iret */
747                ret = X86_BR_IRET;
748                break;
749        case 0xcc ... 0xce: /* int */
750                ret = X86_BR_INT;
751                break;
752        case 0xe8: /* call near rel */
753                insn_get_immediate(&insn);
754                if (insn.immediate1.value == 0) {
755                        /* zero length call */
756                        ret = X86_BR_ZERO_CALL;
757                        break;
758                }
759        case 0x9a: /* call far absolute */
760                ret = X86_BR_CALL;
761                break;
762        case 0xe0 ... 0xe3: /* loop jmp */
763                ret = X86_BR_JCC;
764                break;
765        case 0xe9 ... 0xeb: /* jmp */
766                ret = X86_BR_JMP;
767                break;
768        case 0xff: /* call near absolute, call far absolute ind */
769                insn_get_modrm(&insn);
770                ext = (insn.modrm.bytes[0] >> 3) & 0x7;
771                switch (ext) {
772                case 2: /* near ind call */
773                case 3: /* far ind call */
774                        ret = X86_BR_IND_CALL;
775                        break;
776                case 4:
777                case 5:
778                        ret = X86_BR_IND_JMP;
779                        break;
780                }
781                break;
782        default:
783                ret = X86_BR_NONE;
784        }
785        /*
786         * interrupts, traps, faults (and thus ring transition) may
787         * occur on any instructions. Thus, to classify them correctly,
788         * we need to first look at the from and to priv levels. If they
789         * are different and to is in the kernel, then it indicates
790         * a ring transition. If the from instruction is not a ring
791         * transition instr (syscall, systenter, int), then it means
792         * it was a irq, trap or fault.
793         *
794         * we have no way of detecting kernel to kernel faults.
795         */
796        if (from_plm == X86_BR_USER && to_plm == X86_BR_KERNEL
797            && ret != X86_BR_SYSCALL && ret != X86_BR_INT)
798                ret = X86_BR_IRQ;
799
800        /*
801         * branch priv level determined by target as
802         * is done by HW when LBR_SELECT is implemented
803         */
804        if (ret != X86_BR_NONE)
805                ret |= to_plm;
806
807        return ret;
808}
809
810/*
811 * implement actual branch filter based on user demand.
812 * Hardware may not exactly satisfy that request, thus
813 * we need to inspect opcodes. Mismatched branches are
814 * discarded. Therefore, the number of branches returned
815 * in PERF_SAMPLE_BRANCH_STACK sample may vary.
816 */
817static void
818intel_pmu_lbr_filter(struct cpu_hw_events *cpuc)
819{
820        u64 from, to;
821        int br_sel = cpuc->br_sel;
822        int i, j, type;
823        bool compress = false;
824
825        /* if sampling all branches, then nothing to filter */
826        if ((br_sel & X86_BR_ALL) == X86_BR_ALL)
827                return;
828
829        for (i = 0; i < cpuc->lbr_stack.nr; i++) {
830
831                from = cpuc->lbr_entries[i].from;
832                to = cpuc->lbr_entries[i].to;
833
834                type = branch_type(from, to, cpuc->lbr_entries[i].abort);
835                if (type != X86_BR_NONE && (br_sel & X86_BR_ANYTX)) {
836                        if (cpuc->lbr_entries[i].in_tx)
837                                type |= X86_BR_IN_TX;
838                        else
839                                type |= X86_BR_NO_TX;
840                }
841
842                /* if type does not correspond, then discard */
843                if (type == X86_BR_NONE || (br_sel & type) != type) {
844                        cpuc->lbr_entries[i].from = 0;
845                        compress = true;
846                }
847        }
848
849        if (!compress)
850                return;
851
852        /* remove all entries with from=0 */
853        for (i = 0; i < cpuc->lbr_stack.nr; ) {
854                if (!cpuc->lbr_entries[i].from) {
855                        j = i;
856                        while (++j < cpuc->lbr_stack.nr)
857                                cpuc->lbr_entries[j-1] = cpuc->lbr_entries[j];
858                        cpuc->lbr_stack.nr--;
859                        if (!cpuc->lbr_entries[i].from)
860                                continue;
861                }
862                i++;
863        }
864}
865
866/*
867 * Map interface branch filters onto LBR filters
868 */
869static const int nhm_lbr_sel_map[PERF_SAMPLE_BRANCH_MAX_SHIFT] = {
870        [PERF_SAMPLE_BRANCH_ANY_SHIFT]          = LBR_ANY,
871        [PERF_SAMPLE_BRANCH_USER_SHIFT]         = LBR_USER,
872        [PERF_SAMPLE_BRANCH_KERNEL_SHIFT]       = LBR_KERNEL,
873        [PERF_SAMPLE_BRANCH_HV_SHIFT]           = LBR_IGN,
874        [PERF_SAMPLE_BRANCH_ANY_RETURN_SHIFT]   = LBR_RETURN | LBR_REL_JMP
875                                                | LBR_IND_JMP | LBR_FAR,
876        /*
877         * NHM/WSM erratum: must include REL_JMP+IND_JMP to get CALL branches
878         */
879        [PERF_SAMPLE_BRANCH_ANY_CALL_SHIFT] =
880         LBR_REL_CALL | LBR_IND_CALL | LBR_REL_JMP | LBR_IND_JMP | LBR_FAR,
881        /*
882         * NHM/WSM erratum: must include IND_JMP to capture IND_CALL
883         */
884        [PERF_SAMPLE_BRANCH_IND_CALL_SHIFT] = LBR_IND_CALL | LBR_IND_JMP,
885        [PERF_SAMPLE_BRANCH_COND_SHIFT]     = LBR_JCC,
886        [PERF_SAMPLE_BRANCH_IND_JUMP_SHIFT] = LBR_IND_JMP,
887};
888
889static const int snb_lbr_sel_map[PERF_SAMPLE_BRANCH_MAX_SHIFT] = {
890        [PERF_SAMPLE_BRANCH_ANY_SHIFT]          = LBR_ANY,
891        [PERF_SAMPLE_BRANCH_USER_SHIFT]         = LBR_USER,
892        [PERF_SAMPLE_BRANCH_KERNEL_SHIFT]       = LBR_KERNEL,
893        [PERF_SAMPLE_BRANCH_HV_SHIFT]           = LBR_IGN,
894        [PERF_SAMPLE_BRANCH_ANY_RETURN_SHIFT]   = LBR_RETURN | LBR_FAR,
895        [PERF_SAMPLE_BRANCH_ANY_CALL_SHIFT]     = LBR_REL_CALL | LBR_IND_CALL
896                                                | LBR_FAR,
897        [PERF_SAMPLE_BRANCH_IND_CALL_SHIFT]     = LBR_IND_CALL,
898        [PERF_SAMPLE_BRANCH_COND_SHIFT]         = LBR_JCC,
899        [PERF_SAMPLE_BRANCH_IND_JUMP_SHIFT]     = LBR_IND_JMP,
900        [PERF_SAMPLE_BRANCH_CALL_SHIFT]         = LBR_REL_CALL,
901};
902
903static const int hsw_lbr_sel_map[PERF_SAMPLE_BRANCH_MAX_SHIFT] = {
904        [PERF_SAMPLE_BRANCH_ANY_SHIFT]          = LBR_ANY,
905        [PERF_SAMPLE_BRANCH_USER_SHIFT]         = LBR_USER,
906        [PERF_SAMPLE_BRANCH_KERNEL_SHIFT]       = LBR_KERNEL,
907        [PERF_SAMPLE_BRANCH_HV_SHIFT]           = LBR_IGN,
908        [PERF_SAMPLE_BRANCH_ANY_RETURN_SHIFT]   = LBR_RETURN | LBR_FAR,
909        [PERF_SAMPLE_BRANCH_ANY_CALL_SHIFT]     = LBR_REL_CALL | LBR_IND_CALL
910                                                | LBR_FAR,
911        [PERF_SAMPLE_BRANCH_IND_CALL_SHIFT]     = LBR_IND_CALL,
912        [PERF_SAMPLE_BRANCH_COND_SHIFT]         = LBR_JCC,
913        [PERF_SAMPLE_BRANCH_CALL_STACK_SHIFT]   = LBR_REL_CALL | LBR_IND_CALL
914                                                | LBR_RETURN | LBR_CALL_STACK,
915        [PERF_SAMPLE_BRANCH_IND_JUMP_SHIFT]     = LBR_IND_JMP,
916        [PERF_SAMPLE_BRANCH_CALL_SHIFT]         = LBR_REL_CALL,
917};
918
919/* core */
920void __init intel_pmu_lbr_init_core(void)
921{
922        x86_pmu.lbr_nr     = 4;
923        x86_pmu.lbr_tos    = MSR_LBR_TOS;
924        x86_pmu.lbr_from   = MSR_LBR_CORE_FROM;
925        x86_pmu.lbr_to     = MSR_LBR_CORE_TO;
926
927        /*
928         * SW branch filter usage:
929         * - compensate for lack of HW filter
930         */
931        pr_cont("4-deep LBR, ");
932}
933
934/* nehalem/westmere */
935void __init intel_pmu_lbr_init_nhm(void)
936{
937        x86_pmu.lbr_nr     = 16;
938        x86_pmu.lbr_tos    = MSR_LBR_TOS;
939        x86_pmu.lbr_from   = MSR_LBR_NHM_FROM;
940        x86_pmu.lbr_to     = MSR_LBR_NHM_TO;
941
942        x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
943        x86_pmu.lbr_sel_map  = nhm_lbr_sel_map;
944
945        /*
946         * SW branch filter usage:
947         * - workaround LBR_SEL errata (see above)
948         * - support syscall, sysret capture.
949         *   That requires LBR_FAR but that means far
950         *   jmp need to be filtered out
951         */
952        pr_cont("16-deep LBR, ");
953}
954
955/* sandy bridge */
956void __init intel_pmu_lbr_init_snb(void)
957{
958        x86_pmu.lbr_nr   = 16;
959        x86_pmu.lbr_tos  = MSR_LBR_TOS;
960        x86_pmu.lbr_from = MSR_LBR_NHM_FROM;
961        x86_pmu.lbr_to   = MSR_LBR_NHM_TO;
962
963        x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
964        x86_pmu.lbr_sel_map  = snb_lbr_sel_map;
965
966        /*
967         * SW branch filter usage:
968         * - support syscall, sysret capture.
969         *   That requires LBR_FAR but that means far
970         *   jmp need to be filtered out
971         */
972        pr_cont("16-deep LBR, ");
973}
974
975/* haswell */
976void intel_pmu_lbr_init_hsw(void)
977{
978        x86_pmu.lbr_nr   = 16;
979        x86_pmu.lbr_tos  = MSR_LBR_TOS;
980        x86_pmu.lbr_from = MSR_LBR_NHM_FROM;
981        x86_pmu.lbr_to   = MSR_LBR_NHM_TO;
982
983        x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
984        x86_pmu.lbr_sel_map  = hsw_lbr_sel_map;
985
986        pr_cont("16-deep LBR, ");
987}
988
989/* skylake */
990__init void intel_pmu_lbr_init_skl(void)
991{
992        x86_pmu.lbr_nr   = 32;
993        x86_pmu.lbr_tos  = MSR_LBR_TOS;
994        x86_pmu.lbr_from = MSR_LBR_NHM_FROM;
995        x86_pmu.lbr_to   = MSR_LBR_NHM_TO;
996
997        x86_pmu.lbr_sel_mask = LBR_SEL_MASK;
998        x86_pmu.lbr_sel_map  = hsw_lbr_sel_map;
999
1000        /*
1001         * SW branch filter usage:
1002         * - support syscall, sysret capture.
1003         *   That requires LBR_FAR but that means far
1004         *   jmp need to be filtered out
1005         */
1006        pr_cont("32-deep LBR, ");
1007}
1008
1009/* atom */
1010void __init intel_pmu_lbr_init_atom(void)
1011{
1012        /*
1013         * only models starting at stepping 10 seems
1014         * to have an operational LBR which can freeze
1015         * on PMU interrupt
1016         */
1017        if (boot_cpu_data.x86_model == 28
1018            && boot_cpu_data.x86_mask < 10) {
1019                pr_cont("LBR disabled due to erratum");
1020                return;
1021        }
1022
1023        x86_pmu.lbr_nr     = 8;
1024        x86_pmu.lbr_tos    = MSR_LBR_TOS;
1025        x86_pmu.lbr_from   = MSR_LBR_CORE_FROM;
1026        x86_pmu.lbr_to     = MSR_LBR_CORE_TO;
1027
1028        /*
1029         * SW branch filter usage:
1030         * - compensate for lack of HW filter
1031         */
1032        pr_cont("8-deep LBR, ");
1033}
Note: See TracBrowser for help on using the repository browser.