Changeset 33075


Ignore:
Timestamp:
Aug 8, 2017, 11:06:14 PM (2 weeks ago)
Author:
brainslayer
Message:

special m400 variant with gigabit

Location:
src/linux/universal
Files:
12 edited

Legend:

Unmodified
Added
Removed
  • src/linux/universal/linux-3.18/arch/mips/ar7240/platform.c

    r31223 r33075  
    602602
    603603
     604static struct at803x_platform_data ubnt_rocket_m_ti_at803_data = {
     605        .disable_smarteee = 1,
     606        .enable_rgmii_rx_delay = 1,
     607        .enable_rgmii_tx_delay = 1,
     608};
     609static struct mdio_board_info ubnt_rocket_m_ti_mdio_info[] = {
     610        {
     611                .bus_id = "ag71xx-mdio.0",
     612                .phy_addr = 4,
     613                .platform_data = &ubnt_rocket_m_ti_at803_data,
     614        },
     615};
     616
     617
    604618
    605619static struct mdio_board_info db120_mdio0_info[] = {
     
    792806        iounmap(base);
    793807}
     808
     809void __init ath79_setup_ar934x_eth_rx_delay(unsigned int rxd,
     810                                            unsigned int rxdv)
     811{
     812        void __iomem *base;
     813        u32 t;
     814
     815        rxd &= AR934X_ETH_CFG_RXD_DELAY_MASK;
     816        rxdv &= AR934X_ETH_CFG_RDV_DELAY_MASK;
     817
     818        base = ioremap(AR934X_GMAC_BASE, AR934X_GMAC_SIZE);
     819
     820        t = __raw_readl(base + AR934X_GMAC_REG_ETH_CFG);
     821
     822        t &= ~(AR934X_ETH_CFG_RXD_DELAY_MASK << AR934X_ETH_CFG_RXD_DELAY_SHIFT |
     823               AR934X_ETH_CFG_RDV_DELAY_MASK << AR934X_ETH_CFG_RDV_DELAY_SHIFT);
     824
     825        t |= (rxd << AR934X_ETH_CFG_RXD_DELAY_SHIFT |
     826              rxdv << AR934X_ETH_CFG_RDV_DELAY_SHIFT);
     827
     828        __raw_writel(t, base + AR934X_GMAC_REG_ETH_CFG);
     829        /* flush write */
     830        __raw_readl(base + AR934X_GMAC_REG_ETH_CFG);
     831
     832        iounmap(base);
     833}
     834
    794835
    795836
     
    11931234    #elif CONFIG_UAPAC
    11941235        ap136_gmac_setup(QCA955X_ETH_CFG_RGMII_EN | QCA955X_ETH_CFG_GE0_SGMII | (3 << QCA955X_ETH_CFG_RXD_DELAY_SHIFT) | (3 << QCA955X_ETH_CFG_RDV_DELAY_SHIFT));
     1236    #elif CONFIG_XWM400
     1237        ath79_setup_ar934x_eth_cfg(AR934X_ETH_CFG_RGMII_GMAC0);
     1238        ath79_setup_ar934x_eth_rx_delay(3, 3);
     1239
    11951240    #elif CONFIG_UBNTXW
    11961241        //swap phy
     
    14331478        ar71xx_add_device_mdio(0, ~BIT(1));
    14341479        ar71xx_eth0_data.phy_mask = BIT(1);     
     1480        ar71xx_init_mac(ar71xx_eth0_data.mac_addr, art + DB120_MAC0_OFFSET, 0);
     1481        ar71xx_eth0_data.phy_if_mode = PHY_INTERFACE_MODE_MII;
     1482        ar71xx_eth0_data.mii_bus_dev = &ar71xx_mdio0_device.dev;
     1483        #elif CONFIG_XWM400
     1484        mdiobus_register_board_info(ubnt_rocket_m_ti_mdio_info,
     1485                        ARRAY_SIZE(ubnt_rocket_m_ti_mdio_info));
     1486       
     1487        ar71xx_add_device_mdio(0, ~BIT(4));
     1488
     1489        ar71xx_eth0_data.phy_if_mode = PHY_INTERFACE_MODE_RGMII;
     1490        ar71xx_eth0_data.mii_bus_dev = &ar71xx_mdio0_device.dev;
     1491        ar71xx_eth0_data.phy_mask = BIT(4);
     1492        ar71xx_eth0_pll_data.pll_1000 = 0x2000000;
     1493        ar71xx_eth0_pll_data.pll_10 = 0x00001313;       
     1494        ar71xx_init_mac(ar71xx_eth0_data.mac_addr, art + DB120_MAC0_OFFSET, 0);
    14351495        #else
    14361496        ar71xx_add_device_mdio(0, ~(BIT(0) | BIT(1) | BIT(5)));
     
    14381498        ar71xx_eth0_data.speed = SPEED_100;
    14391499        ar71xx_eth0_data.duplex = DUPLEX_FULL;
    1440         #endif
    14411500        ar71xx_init_mac(ar71xx_eth0_data.mac_addr, art + DB120_MAC0_OFFSET, 0);
    14421501        ar71xx_eth0_data.phy_if_mode = PHY_INTERFACE_MODE_MII;
    14431502        ar71xx_eth0_data.mii_bus_dev = &ar71xx_mdio0_device.dev;
     1503        #endif
    14441504        ar71xx_add_device_eth(0);
    14451505    #elif CONFIG_DAP2230
  • src/linux/universal/linux-3.18/arch/mips/include/asm/mach-ar71xx/ar71xx.h

    r31188 r33075  
    14361436#define AR934X_ETH_CFG_RMII_GMAC0_MASTER BIT(12)
    14371437#define AR933X_ETH_CFG_SW_ACC_MSB_FIRST BIT(13)
     1438#define AR934X_ETH_CFG_RXD_DELAY        BIT(14)
     1439#define AR934X_ETH_CFG_RXD_DELAY_MASK   0x3
     1440#define AR934X_ETH_CFG_RXD_DELAY_SHIFT  14
     1441#define AR934X_ETH_CFG_RDV_DELAY        BIT(16)
     1442#define AR934X_ETH_CFG_RDV_DELAY_MASK   0x3
     1443#define AR934X_ETH_CFG_RDV_DELAY_SHIFT  16
    14381444
    14391445/*
     
    14441450
    14451451#define QCA955X_ETH_CFG_RGMII_EN        BIT(0)
     1452#define QCA955X_ETH_CFG_MII_GE0         BIT(1)
     1453#define QCA955X_ETH_CFG_GMII_GE0        BIT(2)
     1454#define QCA955X_ETH_CFG_MII_GE0_MASTER  BIT(3)
     1455#define QCA955X_ETH_CFG_MII_GE0_SLAVE   BIT(4)
     1456#define QCA955X_ETH_CFG_GE0_ERR_EN      BIT(5)
    14461457#define QCA955X_ETH_CFG_GE0_SGMII       BIT(6)
    1447 #define QCA955X_ETH_CFG_RXD_DELAY       BIT(14)
     1458#define QCA955X_ETH_CFG_RMII_GE0        BIT(10)
     1459#define QCA955X_ETH_CFG_MII_CNTL_SPEED  BIT(11)
     1460#define QCA955X_ETH_CFG_RMII_GE0_MASTER BIT(12)
    14481461#define QCA955X_ETH_CFG_RXD_DELAY_MASK  0x3
    14491462#define QCA955X_ETH_CFG_RXD_DELAY_SHIFT 14
     
    14511464#define QCA955X_ETH_CFG_RDV_DELAY_MASK  0x3
    14521465#define QCA955X_ETH_CFG_RDV_DELAY_SHIFT 16
     1466#define QCA955X_ETH_CFG_TXD_DELAY_MASK  0x3
     1467#define QCA955X_ETH_CFG_TXD_DELAY_SHIFT 18
     1468#define QCA955X_ETH_CFG_TXE_DELAY_MASK  0x3
     1469#define QCA955X_ETH_CFG_TXE_DELAY_SHIFT 20
     1470
    14531471
    14541472/*
  • src/linux/universal/linux-3.18/drivers/mtd/devices/Kconfig

    r31223 r33075  
    326326config XWLOCO
    327327        bool "loco phy support"
     328        depends on UBNTXW
     329config XWM400
     330        bool "nanobridge xw M400"
    328331        depends on UBNTXW
    329332config UAPAC
  • src/linux/universal/linux-3.18/sanitize.sh

    r31968 r33075  
    7777            echo CONFIG_AP120C=y >> .config
    7878            echo CONFIG_WILLY=y >> .config
     79            echo CONFIG_XWM400=y >> .config
    7980            make oldconfig ARCH=mips
    8081            sed -i 's/\CONFIG_WR841V8=y/ /g' .config       
     
    114115            sed -i 's/\CONFIG_AP120C=y/ /g' .config         
    115116            sed -i 's/\CONFIG_WILLY=y/ /g' .config         
     117            sed -i 's/\CONFIG_XWM400=y/ /g' .config         
    116118    fi
    117119    sed -i 's/\# CONFIG_EXFAT_FS is not set/ /g' .config           
  • src/linux/universal/linux-4.4/arch/mips/ar7240/platform.c

    r31223 r33075  
    602602
    603603
     604static struct at803x_platform_data ubnt_rocket_m_ti_at803_data = {
     605        .disable_smarteee = 1,
     606        .enable_rgmii_rx_delay = 1,
     607        .enable_rgmii_tx_delay = 1,
     608};
     609static struct mdio_board_info ubnt_rocket_m_ti_mdio_info[] = {
     610        {
     611                .bus_id = "ag71xx-mdio.0",
     612                .phy_addr = 4,
     613                .platform_data = &ubnt_rocket_m_ti_at803_data,
     614        },
     615};
     616
     617
    604618
    605619static struct mdio_board_info db120_mdio0_info[] = {
     
    792806        iounmap(base);
    793807}
     808
     809void __init ath79_setup_ar934x_eth_rx_delay(unsigned int rxd,
     810                                            unsigned int rxdv)
     811{
     812        void __iomem *base;
     813        u32 t;
     814
     815        rxd &= AR934X_ETH_CFG_RXD_DELAY_MASK;
     816        rxdv &= AR934X_ETH_CFG_RDV_DELAY_MASK;
     817
     818        base = ioremap(AR934X_GMAC_BASE, AR934X_GMAC_SIZE);
     819
     820        t = __raw_readl(base + AR934X_GMAC_REG_ETH_CFG);
     821
     822        t &= ~(AR934X_ETH_CFG_RXD_DELAY_MASK << AR934X_ETH_CFG_RXD_DELAY_SHIFT |
     823               AR934X_ETH_CFG_RDV_DELAY_MASK << AR934X_ETH_CFG_RDV_DELAY_SHIFT);
     824
     825        t |= (rxd << AR934X_ETH_CFG_RXD_DELAY_SHIFT |
     826              rxdv << AR934X_ETH_CFG_RDV_DELAY_SHIFT);
     827
     828        __raw_writel(t, base + AR934X_GMAC_REG_ETH_CFG);
     829        /* flush write */
     830        __raw_readl(base + AR934X_GMAC_REG_ETH_CFG);
     831
     832        iounmap(base);
     833}
     834
    794835
    795836
     
    11931234    #elif CONFIG_UAPAC
    11941235        ap136_gmac_setup(QCA955X_ETH_CFG_RGMII_EN | QCA955X_ETH_CFG_GE0_SGMII | (3 << QCA955X_ETH_CFG_RXD_DELAY_SHIFT) | (3 << QCA955X_ETH_CFG_RDV_DELAY_SHIFT));
     1236    #elif CONFIG_XWM400
     1237        ath79_setup_ar934x_eth_cfg(AR934X_ETH_CFG_RGMII_GMAC0);
     1238        ath79_setup_ar934x_eth_rx_delay(3, 3);
     1239
    11951240    #elif CONFIG_UBNTXW
    11961241        //swap phy
     
    14331478        ar71xx_add_device_mdio(0, ~BIT(1));
    14341479        ar71xx_eth0_data.phy_mask = BIT(1);     
     1480        ar71xx_init_mac(ar71xx_eth0_data.mac_addr, art + DB120_MAC0_OFFSET, 0);
     1481        ar71xx_eth0_data.phy_if_mode = PHY_INTERFACE_MODE_MII;
     1482        ar71xx_eth0_data.mii_bus_dev = &ar71xx_mdio0_device.dev;
     1483        #elif CONFIG_XWM400
     1484        mdiobus_register_board_info(ubnt_rocket_m_ti_mdio_info,
     1485                        ARRAY_SIZE(ubnt_rocket_m_ti_mdio_info));
     1486       
     1487        ar71xx_add_device_mdio(0, ~BIT(4));
     1488
     1489        ar71xx_eth0_data.phy_if_mode = PHY_INTERFACE_MODE_RGMII;
     1490        ar71xx_eth0_data.mii_bus_dev = &ar71xx_mdio0_device.dev;
     1491        ar71xx_eth0_data.phy_mask = BIT(4);
     1492        ar71xx_eth0_pll_data.pll_1000 = 0x2000000;
     1493        ar71xx_eth0_pll_data.pll_10 = 0x00001313;       
     1494        ar71xx_init_mac(ar71xx_eth0_data.mac_addr, art + DB120_MAC0_OFFSET, 0);
    14351495        #else
    14361496        ar71xx_add_device_mdio(0, ~(BIT(0) | BIT(1) | BIT(5)));
     
    14381498        ar71xx_eth0_data.speed = SPEED_100;
    14391499        ar71xx_eth0_data.duplex = DUPLEX_FULL;
    1440         #endif
    14411500        ar71xx_init_mac(ar71xx_eth0_data.mac_addr, art + DB120_MAC0_OFFSET, 0);
    14421501        ar71xx_eth0_data.phy_if_mode = PHY_INTERFACE_MODE_MII;
    14431502        ar71xx_eth0_data.mii_bus_dev = &ar71xx_mdio0_device.dev;
     1503        #endif
    14441504        ar71xx_add_device_eth(0);
    14451505    #elif CONFIG_DAP2230
  • src/linux/universal/linux-4.4/arch/mips/include/asm/mach-ar71xx/ar71xx.h

    r31189 r33075  
    14341434#define AR934X_ETH_CFG_RMII_GMAC0_MASTER BIT(12)
    14351435#define AR933X_ETH_CFG_SW_ACC_MSB_FIRST BIT(13)
     1436#define AR934X_ETH_CFG_RXD_DELAY        BIT(14)
     1437#define AR934X_ETH_CFG_RXD_DELAY_MASK   0x3
     1438#define AR934X_ETH_CFG_RXD_DELAY_SHIFT  14
     1439#define AR934X_ETH_CFG_RDV_DELAY        BIT(16)
     1440#define AR934X_ETH_CFG_RDV_DELAY_MASK   0x3
     1441#define AR934X_ETH_CFG_RDV_DELAY_SHIFT  16
    14361442
    14371443/*
     
    14421448
    14431449#define QCA955X_ETH_CFG_RGMII_EN        BIT(0)
     1450#define QCA955X_ETH_CFG_MII_GE0         BIT(1)
     1451#define QCA955X_ETH_CFG_GMII_GE0        BIT(2)
     1452#define QCA955X_ETH_CFG_MII_GE0_MASTER  BIT(3)
     1453#define QCA955X_ETH_CFG_MII_GE0_SLAVE   BIT(4)
     1454#define QCA955X_ETH_CFG_GE0_ERR_EN      BIT(5)
    14441455#define QCA955X_ETH_CFG_GE0_SGMII       BIT(6)
    1445 #define QCA955X_ETH_CFG_RXD_DELAY       BIT(14)
     1456#define QCA955X_ETH_CFG_RMII_GE0        BIT(10)
     1457#define QCA955X_ETH_CFG_MII_CNTL_SPEED  BIT(11)
     1458#define QCA955X_ETH_CFG_RMII_GE0_MASTER BIT(12)
    14461459#define QCA955X_ETH_CFG_RXD_DELAY_MASK  0x3
    14471460#define QCA955X_ETH_CFG_RXD_DELAY_SHIFT 14
     
    14491462#define QCA955X_ETH_CFG_RDV_DELAY_MASK  0x3
    14501463#define QCA955X_ETH_CFG_RDV_DELAY_SHIFT 16
     1464#define QCA955X_ETH_CFG_TXD_DELAY_MASK  0x3
     1465#define QCA955X_ETH_CFG_TXD_DELAY_SHIFT 18
     1466#define QCA955X_ETH_CFG_TXE_DELAY_MASK  0x3
     1467#define QCA955X_ETH_CFG_TXE_DELAY_SHIFT 20
     1468
    14511469
    14521470/*
  • src/linux/universal/linux-4.4/drivers/mtd/devices/Kconfig

    r31223 r33075  
    334334config XWLOCO
    335335        bool "loco phy support"
     336        depends on UBNTXW
     337config XWM400
     338        bool "nanobridge xw M400"
    336339        depends on UBNTXW
    337340config UAPAC
  • src/linux/universal/linux-4.4/sanitize.sh

    r31334 r33075  
    9292            echo CONFIG_AP120C=y >> .config
    9393            echo CONFIG_WILLY=y >> .config
     94            echo CONFIG_XWM400=y >> .config
    9495            make oldconfig ARCH=mips
    9596            sed -i 's/\CONFIG_WR841V8=y/ /g' .config       
     
    129130            sed -i 's/\CONFIG_AP120C=y/ /g' .config         
    130131            sed -i 's/\CONFIG_WILLY=y/ /g' .config         
     132            sed -i 's/\CONFIG_XWM400=y/ /g' .config         
    131133    fi
    132134    sed -i 's/\# CONFIG_EXFAT_FS is not set/ /g' .config           
  • src/linux/universal/linux-4.9/arch/mips/ar7240/platform.c

    r31574 r33075  
    602602
    603603
     604static struct at803x_platform_data ubnt_rocket_m_ti_at803_data = {
     605        .disable_smarteee = 1,
     606        .enable_rgmii_rx_delay = 1,
     607        .enable_rgmii_tx_delay = 1,
     608};
     609static struct mdio_board_info ubnt_rocket_m_ti_mdio_info[] = {
     610        {
     611                .bus_id = "ag71xx-mdio.0",
     612                .phy_addr = 4,
     613                .platform_data = &ubnt_rocket_m_ti_at803_data,
     614        },
     615};
     616
     617
    604618
    605619static struct mdio_board_info db120_mdio0_info[] = {
     
    792806        iounmap(base);
    793807}
     808
     809void __init ath79_setup_ar934x_eth_rx_delay(unsigned int rxd,
     810                                            unsigned int rxdv)
     811{
     812        void __iomem *base;
     813        u32 t;
     814
     815        rxd &= AR934X_ETH_CFG_RXD_DELAY_MASK;
     816        rxdv &= AR934X_ETH_CFG_RDV_DELAY_MASK;
     817
     818        base = ioremap(AR934X_GMAC_BASE, AR934X_GMAC_SIZE);
     819
     820        t = __raw_readl(base + AR934X_GMAC_REG_ETH_CFG);
     821
     822        t &= ~(AR934X_ETH_CFG_RXD_DELAY_MASK << AR934X_ETH_CFG_RXD_DELAY_SHIFT |
     823               AR934X_ETH_CFG_RDV_DELAY_MASK << AR934X_ETH_CFG_RDV_DELAY_SHIFT);
     824
     825        t |= (rxd << AR934X_ETH_CFG_RXD_DELAY_SHIFT |
     826              rxdv << AR934X_ETH_CFG_RDV_DELAY_SHIFT);
     827
     828        __raw_writel(t, base + AR934X_GMAC_REG_ETH_CFG);
     829        /* flush write */
     830        __raw_readl(base + AR934X_GMAC_REG_ETH_CFG);
     831
     832        iounmap(base);
     833}
     834
    794835
    795836
     
    11931234    #elif CONFIG_UAPAC
    11941235        ap136_gmac_setup(QCA955X_ETH_CFG_RGMII_EN | QCA955X_ETH_CFG_GE0_SGMII | (3 << QCA955X_ETH_CFG_RXD_DELAY_SHIFT) | (3 << QCA955X_ETH_CFG_RDV_DELAY_SHIFT));
     1236    #elif CONFIG_XWM400
     1237        ath79_setup_ar934x_eth_cfg(AR934X_ETH_CFG_RGMII_GMAC0);
     1238        ath79_setup_ar934x_eth_rx_delay(3, 3);
     1239
    11951240    #elif CONFIG_UBNTXW
    11961241        //swap phy
     
    14331478        ar71xx_add_device_mdio(0, ~BIT(1));
    14341479        ar71xx_eth0_data.phy_mask = BIT(1);     
     1480        ar71xx_init_mac(ar71xx_eth0_data.mac_addr, art + DB120_MAC0_OFFSET, 0);
     1481        ar71xx_eth0_data.phy_if_mode = PHY_INTERFACE_MODE_MII;
     1482        ar71xx_eth0_data.mii_bus_dev = &ar71xx_mdio0_device.dev;
     1483        #elif CONFIG_XWM400
     1484        mdiobus_register_board_info(ubnt_rocket_m_ti_mdio_info,
     1485                        ARRAY_SIZE(ubnt_rocket_m_ti_mdio_info));
     1486       
     1487        ar71xx_add_device_mdio(0, ~BIT(4));
     1488
     1489        ar71xx_eth0_data.phy_if_mode = PHY_INTERFACE_MODE_RGMII;
     1490        ar71xx_eth0_data.mii_bus_dev = &ar71xx_mdio0_device.dev;
     1491        ar71xx_eth0_data.phy_mask = BIT(4);
     1492        ar71xx_eth0_pll_data.pll_1000 = 0x2000000;
     1493        ar71xx_eth0_pll_data.pll_10 = 0x00001313;       
     1494        ar71xx_init_mac(ar71xx_eth0_data.mac_addr, art + DB120_MAC0_OFFSET, 0);
    14351495        #else
    14361496        ar71xx_add_device_mdio(0, ~(BIT(0) | BIT(1) | BIT(5)));
     
    14381498        ar71xx_eth0_data.speed = SPEED_100;
    14391499        ar71xx_eth0_data.duplex = DUPLEX_FULL;
    1440         #endif
    14411500        ar71xx_init_mac(ar71xx_eth0_data.mac_addr, art + DB120_MAC0_OFFSET, 0);
    14421501        ar71xx_eth0_data.phy_if_mode = PHY_INTERFACE_MODE_MII;
    14431502        ar71xx_eth0_data.mii_bus_dev = &ar71xx_mdio0_device.dev;
     1503        #endif
    14441504        ar71xx_add_device_eth(0);
    14451505    #elif CONFIG_DAP2230
  • src/linux/universal/linux-4.9/arch/mips/include/asm/mach-ar71xx/ar71xx.h

    r31574 r33075  
    14341434#define AR934X_ETH_CFG_RMII_GMAC0_MASTER BIT(12)
    14351435#define AR933X_ETH_CFG_SW_ACC_MSB_FIRST BIT(13)
     1436#define AR934X_ETH_CFG_RXD_DELAY        BIT(14)
     1437#define AR934X_ETH_CFG_RXD_DELAY_MASK   0x3
     1438#define AR934X_ETH_CFG_RXD_DELAY_SHIFT  14
     1439#define AR934X_ETH_CFG_RDV_DELAY        BIT(16)
     1440#define AR934X_ETH_CFG_RDV_DELAY_MASK   0x3
     1441#define AR934X_ETH_CFG_RDV_DELAY_SHIFT  16
    14361442
    14371443/*
     
    14421448
    14431449#define QCA955X_ETH_CFG_RGMII_EN        BIT(0)
     1450#define QCA955X_ETH_CFG_MII_GE0         BIT(1)
     1451#define QCA955X_ETH_CFG_GMII_GE0        BIT(2)
     1452#define QCA955X_ETH_CFG_MII_GE0_MASTER  BIT(3)
     1453#define QCA955X_ETH_CFG_MII_GE0_SLAVE   BIT(4)
     1454#define QCA955X_ETH_CFG_GE0_ERR_EN      BIT(5)
    14441455#define QCA955X_ETH_CFG_GE0_SGMII       BIT(6)
    1445 #define QCA955X_ETH_CFG_RXD_DELAY       BIT(14)
     1456#define QCA955X_ETH_CFG_RMII_GE0        BIT(10)
     1457#define QCA955X_ETH_CFG_MII_CNTL_SPEED  BIT(11)
     1458#define QCA955X_ETH_CFG_RMII_GE0_MASTER BIT(12)
    14461459#define QCA955X_ETH_CFG_RXD_DELAY_MASK  0x3
    14471460#define QCA955X_ETH_CFG_RXD_DELAY_SHIFT 14
     
    14491462#define QCA955X_ETH_CFG_RDV_DELAY_MASK  0x3
    14501463#define QCA955X_ETH_CFG_RDV_DELAY_SHIFT 16
     1464#define QCA955X_ETH_CFG_TXD_DELAY_MASK  0x3
     1465#define QCA955X_ETH_CFG_TXD_DELAY_SHIFT 18
     1466#define QCA955X_ETH_CFG_TXE_DELAY_MASK  0x3
     1467#define QCA955X_ETH_CFG_TXE_DELAY_SHIFT 20
     1468
    14511469
    14521470/*
  • src/linux/universal/linux-4.9/drivers/mtd/devices/Kconfig

    r31574 r33075  
    322322config XWLOCO
    323323        bool "loco phy support"
     324        depends on UBNTXW
     325config XWM400
     326        bool "nanobridge xw M400"
    324327        depends on UBNTXW
    325328config UAPAC
  • src/linux/universal/linux-4.9/sanitize.sh

    r32539 r33075  
    111111            echo CONFIG_AP120C=y >> .config
    112112            echo CONFIG_WILLY=y >> .config
     113            echo CONFIG_XWM400=y >> .config
    113114            make oldconfig ARCH=mips
    114115            sed -i 's/\CONFIG_WR841V8=y/ /g' .config       
     
    148149            sed -i 's/\CONFIG_AP120C=y/ /g' .config         
    149150            sed -i 's/\CONFIG_WILLY=y/ /g' .config         
     151            sed -i 's/\CONFIG_XWM400=y/ /g' .config         
    150152    fi
    151153    cp .config $i
Note: See TracChangeset for help on using the changeset viewer.